# vhdl

تشخیص تابلو های محدود کننده سرعت با استفاده از FPGA

دراینمقالهیکروشسختافزاریباسرعتبالابرایتطبیقالگویمبتنیبرحداقلخطاجهتکاراکترهایتابلوهایمحدودکنندهسرعتارائهشدهاست. الگوریتمپیشنهادیدرقالبیکساختارموازیپیادهسازیشدهاست. کلیهماژولهایاینسختافزاربااستفادهازVHDLطراحیوتوصیفشدهاند. براییکتصویرورودیباابعاد 48*32, زمانمحاسبهبرابر 550 میکروثانیهمیباشد. FPGAپیشنهادیمابرایاینسختافزار, XC3S200PQ208میباشد. سنتزوپیادهسازیاینسختافزاربااستفادهازنرمافزارISEازشرکتXilinxانجامشدهاست. نتایجشبیهسازیبااستفادهازModelSimبدستآمدهاست.                                          دریافت فایل  
/ 1 نظر / 10 بازدید